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在真實生產中得到驗證

前沿半導體團隊已在實際設計中使用 ChipAgents，覆蓋 3D 積體電路到處理器驗證等場景。以下是他們實現的改變。

Whalechip 工程團隊
3D 積體電路與晶圓堆疊

Whalechip

堆疊晶粒設計的根因分析，從數天縮短至數分鐘。

下載案例研究
每輪根因分析耗時（小時）
數天使用前
15–60 分鐘使用 ChipAgents 後
專案內容
Whalechip 在其 3D 積體電路和晶圓堆疊設計中部署 ChipAgents 進行根因分析。在這類設計中，堆疊晶粒之間的相互作用使問題難以定位。
成果
每輪根因分析從數天縮短至 15–60 分鐘，根本問題識別命中率達 100%。

「作為一家具備 3D 積體電路和晶圓堆疊量產經驗的公司，我們藉助 ChipAgents 顯著加快了設計 bug 的定位速度……隨著 3D 堆疊晶粒之間的相互作用帶來日益複雜的除錯挑戰，這種能力將會愈發重要。」

Thomas Tsai
Whalechip 執行長
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eMemory 工程團隊
NVM IP

力旺電子（eMemory）

NeoFuse 功能模型驗證，工作量從四天縮短至五小時。

下載案例研究
驗證工作量（以 100 個工作單位計）
約 80%工作量減少
4 天 → 5 小時規格書分析與測試平台建置
+18%驗證測試向量
專案內容
ChipAgents 將 NeoFuse NVM 矽智財功能模型驗證中的關鍵環節實現了自動化，包括規格書分析、生成驗證計畫以及建置 UVM 測試平台。
成果
工作量減少約 80%，從預計的四天縮短至五小時；驗證測試向量增加 18%。

「ChipAgents 不僅是力旺電子行為模型的 AI 評估工具……還幫助我們的工程師顯著提升了矽智財規格書的品質與可靠性。」

Max Yeh
力旺電子 CAD 總監
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Andes Technology 工程團隊
RISC-V 處理器矽智財

晶心科技（Andes Technology）

匯流排介面單元驗證，從兩到三個月縮短至約三週。

下載案例研究
匯流排介面單元驗證耗時（週）
2–3 個月使用前
約 3 週使用 ChipAgents 後
04812
斜線區域為原預估時間範圍。
專案內容
晶心科技在客製化處理器的設計與驗證工作流中全面使用 ChipAgents。隨著架構不斷迭代，客製化與驗證所需的資源也越來越多。
成果
原本需要兩到三個月的匯流排介面單元驗證約三週即完成，多個工程工作流的人工投入也隨之減少。

「隨著處理器架構不斷演進，客製化與驗證所需的資源日益增加。ChipAgents 幫助我們的團隊減少了多個工程工作流中的人工投入……同時保證量產處理器設計所需的品質與正確性。」

Yung-Ching Hsiao
晶心科技研發資深副總裁
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Ambiq 工程團隊
超低功耗邊緣 AI

Ambiq

從評估起步，擴展為更多工程團隊的全面部署。

專案內容
Ambiq 在其超低功耗邊緣 AI 晶片工程中對 ChipAgents 進行了評估。
成果
評估完成後，Ambiq 將部署擴展到更多工程團隊。

「Ambiq 在邊緣 AI 領域的領先地位，始終源於對創新的不懈追求……隨著晶片設計日益複雜，我們選擇 ChipAgents，幫助工程團隊加快創新，同時保持客戶期望的品質。」

Raghuram Tupuri
Ambiq 工程執行副總裁
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